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組合邏輯存在一個(gè)最大的缺點(diǎn)就是存在競(jìng)爭(zhēng)與冒險(xiǎn),系統(tǒng)會(huì)產(chǎn)生不定態(tài);使用時(shí)序邏輯電路就會(huì)極大的改善這種情況寄存器具有存儲(chǔ)功能,一般是由D觸發(fā)器構(gòu)成,由時(shí)鐘脈沖控制,每個(gè)D觸發(fā)器能夠存儲(chǔ)一位二進(jìn)制碼D觸發(fā)器工作原理:在一個(gè)脈沖信號(hào)(一般為晶振產(chǎn)生的時(shí)鐘脈沖)上升沿或者是下降沿作用下,將信號(hào)從輸入端D送到輸出端Q,如果時(shí)鐘脈沖的邊沿信號(hào)未出現(xiàn),即使輸入信號(hào)改變,輸出信號(hào)仍保持原來(lái)的值,且寄存器擁有復(fù)位清零功能,其復(fù)位又分為同步復(fù)位和異步復(fù)位.

使用按鍵控制LED燈,按鍵輸入的信號(hào)輸入給輸出信號(hào),假如在某個(gè)時(shí)鐘周期內(nèi)輸入信號(hào)產(chǎn)生了毛刺:*對(duì)于組合邏輯,輸出也會(huì)有毛刺

2.3 RTL

module filp_flop(  input wire sys_clk,  input wire sys_rst_n,  input wire key_in,    output reg led_out);      // 同步復(fù)位  always@(posedge sys_clk)    if(sys_rst_n == 1"b0)      let_out <= 1"b0;    else       let_out <= key_in;endmodule

module filp_flop(  input wire sys_clk,  input wire sys_rst_n,  input wire key_in,    output reg led_out);      // 異步復(fù)位  always@(posedge sys_clk or negedge sys_rst_n)    if(sys_rst_n == 1"b0)      let_out <= 1"b0;    else       let_out <= key_in;endmodule

推薦使用異步復(fù)位

// 同步復(fù)位`timescale 1ns/1nsmodule tb_flip_flop();  reg sys_clk;  reg sys_rst_n;  reg key_in;  initial begin    sys_clk <= 1"b1;    sys_rst_n <= 1"b0;    key_in <= 1"b0;    #20;    sys_rst_n <=1"b1;    #210;    sys_rst_n <=1"b0;    #40;    sys_rst_n <=1"b1;  end  initial begin    $timeformat(-9,0,"ns",6);    $monitor("@time:%t:key_in=%b,led_out=%b",$time,key_in,led_out);  end  // 模擬系統(tǒng)時(shí)鐘  always begin    #10;    sys_clk = ~sys_clk;  end  // 時(shí)鐘周期是20ns,保證每次數(shù)據(jù)變化小于時(shí)鐘周期,避免差生毛刺  always #20 key_in <= {$random} % 2;    flip_flop flip_flop_inst(    .sys_clk (sys_clk),    .sys_rst_n (sys_rst_n),    .key_in (key_in),    .led_out (led_out)  );endmodule  

關(guān)鍵詞